Verilator
EDA
图：逻辑网表经转换生成可执行模型并输出波形
开源 Verilog 仿真器，速度快，支持最新 SystemVerilog 特性。
Verilator 仿真流程Verilator Simulation Flow
与传统波形仿真器不同，Verilator 先把 Verilog 设计编译成优化的 C++/SystemC 模型，再由自带 testbench 驱动运行：速度可接近硬件级，适合大规模设计回归；输出的波形文件仍可用标准查看器打开分析。
图：RTL 经 Verilator 编译为 C++ 模型，testbench 驱动运行并输出波形