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AMD 社区问答速查

已整理 1191 条社区问答速查,逐条给出中文要点与原帖链接。

按器件系列浏览 236 条已归入器件系列

拿到板卡先按芯片系列进来:同系列芯片踩过的坑基本通用,比逐条翻更快。

Zynq UltraScale+ / MPSoC
84 条要点
Zynq-7000
50 条要点
Artix-7
21 条要点
Kintex-7
19 条要点
Versal
18 条要点
Virtex UltraScale+
16 条要点
Kintex UltraScale
14 条要点
Spartan-6 / Spartan-7
10 条要点
Virtex-7
9 条要点

按主题浏览

封装与引脚约束 80IP 打包与升级 73Zynq PS 配置 72SD 卡与文件系统 68Block Design 与 IP Integrator 64FSBL 与启动镜像 63JTAG 与下载器 60DMA 传输 58电源与散热 55时序与实现 52DDR / MIG 49Vivado 报错与许可 49Linux 系统与内核 48ILA 在线调试 45PCIe / XDMA 43仿真与 Testbench 42板卡上电与硬件 36UltraScale+ / MPSoC 35综合与实现 35HLS 综合 32DDR 校准与 MIG 23AXI 互联 / Stream 21驱动与中断 17PetaLinux 与启动 16Flash 与启动 16以太网与网络 16Vitis 与 HLS 15AXI / DMA 8

封装与引脚约束 80 条

XDC 引脚分配、IOSTANDARD 不匹配、封装管脚找不到、Pblock 布局

DFX动态pblock边界被工具调整导致HDPR-29报错
SNAPPING_MODE自动调整了pblock边界,需确认实际覆盖区域
LVDS_25输出端口在布局时报错如何解决
提问者使用ZCU102的HR bank,询问能否与HP bank IO一起用于SDR接口,帖中未给出结论
XC7Z045FFG900的GTX bank与引脚分配错误
应查阅UG585和UG865获取Zynq-7000收发器布局图
查看全部 80 条 封装与引脚约束 案例 →

IP 打包与升级 73 条

自定义 IP 打包、IP 升级与锁定、VLNV 冲突、IP 仓库不识别

Vivado 2022.1 添加 IP 仓库时挂起
疑似 Sigasi 语法检查器导致挂起,可切换检查器或调整缓存设置
修改源码后打包IP未反映更改怎么办?
建议将IP打包到工程外部独立目录,并在该处维护源码
Vitis统一IDE 2023.2无法从含自定义IP的XSA构建裸机应用
帖中仅指出自定义驱动需按移植指南适配,未给出结论
查看全部 73 条 IP 打包与升级 案例 →

Zynq PS 配置 72 条

Zynq-7000 PS 配置与外设

如何将节点锁定Vivado许可证迁移到另一台电脑?
可通过账户中的rehost功能迁移节点锁定许可证
Zynq7000 NAND 如何启用 BCH 软件 ECC?
Zynq7000 的 u-boot 不支持软件 ECC,帖中问题未解决
改MIO16 IO标准为CMOS2v5能修复Tx信号完整性吗?
改IO标准只是改变驱动强度,不是可靠修复,建议改驱动强度设置
查看全部 72 条 Zynq PS 配置 案例 →

SD 卡与文件系统 68 条

SD 卡启动、分区与 FAT 文件系统

平台设为QSPI启动模式时应用工程无法构建
问题未解决,无明确根因与可行方案
QSPI启动报XFSBL_ERROR_QSPI_LENGTH失败
修正FPGA配置并重新生成XSA后QSPI启动正常
VPK180 无法从 SD 卡启动,如何排查?
所贴日志来自系统控制器,需确认 SD 启动模式并读取 Versal 串口日志
查看全部 68 条 SD 卡与文件系统 案例 →

Block Design 与 IP Integrator 64 条

BD 创建失败、Validate Design 报错、地址分配冲突、IPI 流程

ARM Socrates生成的IPXACT文件无法被Vivado识别?
帖中未给出明确原因或解决方案
自定义IP导致Vitis导出硬件工程构建失败?
多位用户遇同类问题,指向make文件生成,根因未确认
MIPI CSI-2 RX 的 Strobe 端口 ADVWIZIO-2 报错如何解决
建议按数据手册核对 IO 位置规则,尤其是 BITSLICE0 相关约束
查看全部 64 条 Block Design 与 IP Integrator 案例 →

FSBL 与启动镜像 63 条

FSBL、boot.bin 与启动镜像制作

FSBL_PPK_FAILURE_ERROR 是什么问题?
BOOTROM 验证 FSBL PPK 失败,根因尚未确定
BootROM执行期间500MHz限制何时可解除?
BootROM执行完毕移交控制权后才可改变频率
pmu-firmware/fsbl-firmware do_configure 执行错误
问题疑似与设计相关,根因尚未确认
查看全部 63 条 FSBL 与启动镜像 案例 →

JTAG 与下载器 60 条

下载器识别不到、hw_server 连接失败、Program Device 报错、Flash 烧写

Vitis串口Hello World无法在Teraterm显示
问题未解决,仍在确认bit流是否包含MicroBlaze及其外设
Spartan-6 能否不用 JTAG 直接配置 XCF32P PROM?
帖中未给出结论,问题仍待解答。
WSL 下 JTAG 运行报段错误如何解决?
WSL 非官方支持环境,JTAG/USB 问题未获解决
查看全部 60 条 JTAG 与下载器 案例 →

DMA 传输 58 条

DMA 传输、SG 模式与数据搬移

Vivado中TPG模块报Synth 8-439未找到如何解决?
修正Vivado路径并安装补丁后TPG报错消失
Petalinux 2021 升级后摄像头报 no vdma channel found 且 HDMI 无数据如何解决
建议用 framebuffer write 替代 VDMA 以解决该问题
Linux内核如何修改安全寄存器intfpdcci_intfpdmain_ib_aw_b?
帖中未给出可用的修改方法,问题未解决
查看全部 58 条 DMA 传输 案例 →

电源与散热 55 条

上电不起、电源轨电压电流不够、结温过高、散热与降频

ZYNQ-700 AP SoC 上电复位问题
通过硬件增加 Schmitt-Trigger 延迟输入电压解决 POR 问题
如何更改VC707板HP bank电源电压?
可通过PMIC设置电压,但需谨慎评估bank连接与时序
Artix-7器件失效:电源轨对地短路
讨论电源时序、ESD、IO保护等可能原因,未确定根因
查看全部 55 条 电源与散热 案例 →

时序与实现 52 条

综合、实现、约束与 WNS/TNS 报错

ISE 14.7 MAP报错place:543资源未满却无法布局
疑似ISE工具本身问题,仅能尝试不同MAP选项规避
xocc双时钟内核时序不满足导致自动降频失败
建议提高实现努力级别、添加--slr、拆分多DDR内核或导出DCP分析时序
Spartan-6 LX9 MCB_DDR3_rzq 的 LOC 约束 K7 无效报错
需确认 K7 在当前封装是否有效,无效则改到 MCB bank 内有效引脚
查看全部 52 条 时序与实现 案例 →

DDR / MIG 49 条

MIG 配置、DDR3/DDR4 校准与访问

Vivado生成MIG IP报XML_INPUT_FILE参数校验失败如何解决
问题未解决,怀疑与系统用户名中文等环境因素相关
DDR4参考时钟BUFGCE-MMCM布局次优报错如何解决
加CLOCK_DEDICATED_ROUTE约束或将参考时钟改为differential均可
两片DDR3并联32位仿真init_calib_complete不拉高
修改ddr3_model_parameters.vh预定义参数匹配32位并联后仿真通过
查看全部 49 条 DDR / MIG 案例 →

Vivado 报错与许可 49 条

Vivado 综合/实现报错、许可与安装问题

route_design报10734信号拥塞未布通怎么办
拥塞主因是die0 SLICE近满,最终有failed net则无法生成bitstream
Vivado中传感器demosaic IP无法综合如何解决?
按建议先cd到C:\Xilinx再运行补丁脚本后,综合成功
Vivado 2020.2 打开 block design 时崩溃如何解决
清理仓库并用 write_tcl 重建工程后不再崩溃
查看全部 49 条 Vivado 报错与许可 案例 →

Linux 系统与内核 48 条

内核配置、根文件系统与 Linux 运行环境

嵌入式Ubuntu上OpenCL平台获取失败(-1001)如何安装xilinx.icd
手动安装xilinx.icd或升级xrt-embedded后OpenCL平台可正常识别
Vivado 2021.1综合进程被Killed如何解决
增大swap内存后综合被Killed的问题得到解决
xbmgmt flash 命令不可用怎么办?
建议改用 2021.1 之后的新版指南和更新后的 xbmgmt 命令
查看全部 48 条 Linux 系统与内核 案例 →

ILA 在线调试 45 条

ILA、mark_debug 与 JTAG 在线调试

Vivado2015.2添加ILA后报DRC RTSTAT-6局部冲突
建议改用网表插入调试探针流程重试,根因未确认
Vivado JTAG配置报错但FPGA编程成功
FPGA实际编程成功但Vivado报错断开,根因未确定
ISE中如何将启动时钟改为JTAG CLK?
需在ISE中将启动时钟选项改为JTAG,但14.7下的具体位置帖中未确认
查看全部 45 条 ILA 在线调试 案例 →

PCIe / XDMA 43 条

PCIe 链路、XDMA 驱动与识别

Alveo U55C 在 Dell R750 Riser 1 插槽不稳定
更新 Dell 服务器固件后相同测试环境未再出现 HW error
Vivado 2018.3 是否有 AR#72992 补丁?
官方建议升级至 2020.1/2020.2,2018.3 补丁经 ezmove 私下提供
CPM4 NOC时钟无法连接到AXI NOC
这是Vivado 2022.1的已知bug,可通过修改aclk0属性连接,并将在2022.2修复
查看全部 43 条 PCIe / XDMA 案例 →

仿真与 Testbench 42 条

xsim/modelsim 仿真与 testbench

设计通过测试台和综合但硬件协同仿真失败说明什么
C++编译器与HLS综合器对同一行代码解释不一致导致协同仿真失败
Vitis 2025.2 potrf 联合仿真报错无原因如何处理
需用 pragma 正确配置 top 函数参数接口,并确认所用接口支持联合仿真
MIPI CSI-2 RX仿真中s_axis_user行号始终为0
设置TX寄存器bit 15为1后问题解决
查看全部 42 条 仿真与 Testbench 案例 →

板卡上电与硬件 36 条

板卡上电、供电与硬件异常

Vivado 找不到 basys3 板卡定义如何解决?
安装 basys3 板卡文件并配置 board.repoPaths 即可解决
Vivado 2021.2 为何不支持 Spartan-3?
Spartan-3 需改用 ISE 工具开发,Vivado 不支持
Zynq UltraScale+ MPSoC 自定义板 QSPI 启动卡在 ATF 输出
修正 config 中 UART 选择后问题解决
查看全部 36 条 板卡上电与硬件 案例 →

UltraScale+ / MPSoC 35 条

UltraScale/UltraScale+ 与 MPSoC 平台问题

dp_rx_subsystem_1.4例程MSA值错误且rx_fifo_overflow
尝试论坛建议方法后问题仍未解决,MSA时序错误原因未确定
VP120 CPM AXI Bridge RC模式EP重上电后DMA读失败
EP重上电后RC到EP的DMA失败,根因未确认,可尝试检查cq_np_req或去掉中断初始化
ILA无法捕获信号且未检测到debug hub
需确保dbg_hub时钟自由运行,可先运行PS程序激活PL_clk
查看全部 35 条 UltraScale+ / MPSoC 案例 →

综合与实现 35 条

综合、实现与 opt_design 相关

CORDIC IP sin/cos结果乘法综合报Synth 8-502错误
问题未确认解决,根因待查
DFX时Verilog模块无法创建分区定义怎么办?
需先确认顶层是RTL还是BD,BD顶层应参考UG909流程
SOC仿真elaborate步骤失败如何解决?
清除VRFC 10-3091警告后elaborate错误可消失
查看全部 35 条 综合与实现 案例 →

HLS 综合 32 条

Vivado HLS 综合、pragma 与仿真

Vivado HLS运行报错找不到fast_accel实现目录
提问者仅被指向疑似相同问题的链接,帖中无明确结论
BD 5-390 找不到 HLS IP 定义怎么办?
帖中仅解释 VLNV 含义,未给出解决该报错的方法
HLS dataflow 实现 FIFO 时 cosim 报 C TB post check failed
子函数接口不应使用 ap_axiu 等 AXI-Stream 类型,应改用 struct
查看全部 32 条 HLS 综合 案例 →

DDR 校准与 MIG 23 条

MIG 校准失败与 DDR 初始化

打开MIG IP配置窗口报child process exited abnormally
问题未解决,仅确认Vivado 2015.4下可正常定制MIG
Spartan 6 MIG DDR3 校准失败原因?
校准失败于输入端接阶段,根因未确定,问题未解决
Zynq UltraScale+ DDR校准失败如何解决
需按-083速度等级修正时序参数并排查高位字节布线
查看全部 23 条 DDR 校准与 MIG 案例 →

AXI 互联 / Stream 21 条

AXI 互联拓扑、Stream 握手与位宽

VitisNetP4 的 AXIS 用户元数据未保持到 tlast
官方确认该行为,修复计划排入 2023.1
Vivado Validate Design 因层级BD含AXI_Interconnect失败
改用显式cross-connect与protocol converter IP可完全解决问题
AXI4-Stream互联仅M00输出流,如何让其他主接口收数据
Broadcaster实现已修复,但帖中未说明具体修复方法
查看全部 21 条 AXI 互联 / Stream 案例 →

驱动与中断 17 条

Linux 驱动、中断与设备树

Zynq GPIO_EMIO出现IBUFCTRL未布局错误如何解决
inout双向端口应在顶层例化IOBUF,需核查assign逻辑
Basys 3 打开硬件管理器报 hw_server 版本过旧
帖中仅给出参考链接,未确认根因或解决方案
Win10下Platform Cable驱动安装失败
驱动安装不完整,windrvr6缺失,问题未解决
查看全部 17 条 驱动与中断 案例 →

PetaLinux 与启动 16 条

PetaLinux 编译、启动链与驱动问题

Zynq7000 AXI GPIO Linux中断注册失败(-22)
修改设备树中断类型后可正确注册中断
Vitis生成设备树报hsi::generate_bsp失败
问题未解决,需完整日志进一步排查
PS端DP端口报错是什么原因?
需先查看完整boot log定位PS DP错误,帖中未给出结论
查看全部 16 条 PetaLinux 与启动 案例 →

Flash 与启动 16 条

QSPI/FLASH 烧写与启动模式

ZyNQ 2023.1 QEMU下TPG到帧缓冲写yavta采集报flush未完成
多种修改后问题仍存在,帖中未给出结论
petalinux 2024.2 报 Network is down 无法启动
PHY 成功匹配后 DHCP 错误消失,问题解决
XC7K325T JTAG烧写BPI Flash报RS引脚错误
多角度排查后仍未定位根因,问题待解
查看全部 16 条 Flash 与启动 案例 →

以太网与网络 16 条

MAC/PHY、lwip 与网络连通性

Verdi调用10G Ethernet Subsystem IP报错未定义
添加xxv_ethernet_v3_3_vl_rfs.sv后VCS编译通过,Verdi仍报未定义可能因文件加密
ZYNQ同时用USB0和USB1时USB1无法配置为gadget ethernet
问题源于USB3320芯片无时钟输出,非设备树配置问题
ISE 14.7虚拟机启动报Host-Only网卡错误
建议参考AR 70239并更新VirtualBox版本
查看全部 16 条 以太网与网络 案例 →

Vitis 与 HLS 15 条

Vitis 平台、HLS 综合与 TCL 流程

旧SDK项目导入Vitis 2020.2后build platform报makefile错误
问题未解决,建议用template xsa新建平台验证并上传完整build log
Alveo SN1000 建立xclbin 报错找不到 vits_net_p4 IP
建议用 lounge 最新版本重试,根因未确认
Vitis 2024.1 调试 MicroBlaze 报错找不到 Hart 目标
多种绕过方法可让调试运行,但根因帖中未确认
查看全部 15 条 Vitis 与 HLS 案例 →

AXI / DMA 8 条

AXI 互联、AXI Stream、DMA 搬数与带宽

HLS 综合报 AXI4M 资源已弃用警告怎么办
该提示是警告,需按 UG902 用 interface 指令替代 RESOURCE pragma
如何找回迁移后失效的VDMA S2MM帖子链接
改版导致旧链接失效,修改域名后部分帖子可找回
Jetson Nano 上运行 run_test.sh 报无 PCIe DMA 通道
ARM 平台上出现该错误,帖中未给出解决方案
查看全部 8 条 AXI / DMA 案例 →

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比主题更细:Vivado、Vitis、PCIe、DDR4、ILA 这类具体工具或技术点,都有独立聚合页。

Vivado 371Vitis 120PetaLinux 114FSBL 72JTAG 62PCIe 46simulation 46Zynq-7000 46MIG 44ZCU102 43timing 42synthesis 41Zynq 40Ubuntu 37ZynqMP 35custom IP 35Zynq7000 33device-tree 32ILA 31License 31DDR4 29QSPI 28XDC 26Versal 26Block Design 26HLS 24U-Boot 23bitstream 22MicroBlaze 22ISE 20
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