时序与实现社区未闭环原帖 9 个回答 · 897 次浏览|器件：Kintex Ultrascale KCU105 / 1G/10G/25G Switching Ethernet Subsystem（错误码：Designutils 20-1280）
一句话结论：问题未解决，仅提出排查方向，根因未明确
实现后txusrclk2_out、rxoutclk_out到rxusrclk2_out等路径出现时序失败
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007DuFMnSAN/i-have-a-design-using-the-1g10g25g-switching-eth
这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：
相关标签：Ethernet · Timing · Constraints · BUFG
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