UltraScale+ / MPSoC已闭环原帖 6 个回答 · 454 次浏览|器件：ZCU102 / xczu9eg-ffvb1156-2-i（错误码：Place 30-143）
一句话结论：需将三组GT参考钟与GT_CHANNEL约束到同一列，并据板卡实际规划LOC
改器件型号为xczu9eg-ffvb1156-2-i后Place_design报[Place 30-143] IBUFDS/GT组件对次优放置
四个同Quad的GT_CHANNEL各带三组GT参考钟(IBUFDS_GTE4)，其中一组参考钟未与GT_CHANNEL放在同一列，导致布局报错
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007vsGgLSAU/%E6%88%91%E4%BD%BF%E7%94%A8zcu102xczu9egffvb1156
这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Zynq UltraScale+ / MPSoC →相关标签：Place 30-143 · GT · LOC · ZCU102
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