Verilog 中阻塞赋值和非阻塞赋值怎么选？
Verilog
图：寄存器级电路与数字波形——时序逻辑与同步赋值的抽象表达
always 块建模时序逻辑用非阻塞，组合逻辑用阻塞，避免竞争冒险和仿真综合不一致。
为什么要区分Why It Matters
两条规则的本质是建模语义：组合逻辑用阻塞赋值，语句按顺序立即生效，对应真实连线；时序逻辑用非阻塞赋值，等时钟沿到来时才统一更新输出，对应触发器采样。混用会导致仿真与综合结果不一致，甚至出现竞争冒险。
图：阻塞赋值与非阻塞赋值的行为差异
记住一个简洁口诀：时序 always 块用 <=，组合 always 块用 =，同一个 always 块内不要混用两种赋值。