fpga.love
EN App
知识库›Vivado 报错词典›DRC 23-20

ERROR: [DRC 23-20]

ODELAY 缺少 IDELAYCTRL 导致 DRC 23-20 报错

DRC 与约束 社区未闭环 Vivado

一句话结论:需实例化一次 IDELAYCTRL,Vivado 会自动复制;RDY 无需连接到 ODELAY

现象

设计中 825 个 IDELAY/ODELAY/IODELAY 单元需要 IDelayCtrl,但未实例化 IDelayCtrl 单元

报错原文

ERROR: [DRC 23-20] Rule violation (PLIDC-10) IDELAYCTRL missing for IODELAYs - There are 825 IDELAY/ODELAY/IODELAY cells in the design which requires IDelayCtrl, but there is no IDelayCtrl cell

根因

设计中使用 ODELAY 但未实例化 IDELAYCTRL;IDELAYCTRL 提供参考时钟以产生精确延迟抽头值

可尝试的处理步骤

结论

需实例化一次 IDELAYCTRL,Vivado 会自动复制;RDY 无需连接到 ODELAY

本文据 AMD 客户社区(原 Xilinx 论坛)真实报错帖整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00006hpivGSAQ/error-drc-2320-rule-violation-…

同一工具下的相关错误码

DRC MDRV-1 Vivado综合报DRC MDRV-1多重驱DRC PLOD-1 AXI 1G/2.5G Ethernet IDRC RTSTAT-1 Kintex-UltraScale 上 10UCIO 1 Nexys 4 Video板DRC引脚约束错DRC PLIDC-4 IDELAYCTRL 与 IODELAY 时DRC RTSTAT-2 ZCU102移植到ZCU106后DRC未布线

社区真实案例 3 条

PR实现时HLS IP报DRC 23-20黑盒错误如何解决
设计不完整导致黑盒,需在opt_design前补全该模块网表
Zynq自定义IP实现报错IOCNT-2 HP/HR IO数量超限
需减少连接到IO的IP示例端口以适配XC7Z020的HP/HR IO数量
差分信号约束文件报错如何处理?
改用LVDS约束并指定H9/G9引脚可生成比特流,但时钟频率是否合规仍存疑
就这个报错继续问 AI → ← 返回 Vivado 报错词典