VDMA与AXI Mem间插入自定义模块后实现报LUT3缺连接
实现 Place / Route / Opt / Timing 已闭环 Vivado 2017.4 / VDMA / AXI4 Mem
一句话结论：需确保自定义模块所有AXI信号被驱动，避免优化裁剪导致连接丢失
run implementation时报LUT3单元输入I0未连接，定位到VDMA内部FIFO逻辑
帖中未明确；提问者最终称是优化裁剪了其RTL中未使用的bvalid等信号，需加逻辑驱动避免被裁剪，并称该情况为critical warning而非error
需确保自定义模块所有AXI信号被驱动，避免优化裁剪导致连接丢失
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007G0N22SAF/error-when-manipulating-axi4-p…