Verilator 5.0 发布：更快的 Verilog 仿真器，支持最新 SystemVerilog 特性

图：Verilog 设计编译为 C++ 模型后高速执行

开源 Verilog 仿真器 Verilator 发布 5.0 版本，编译仿真速度进一步提升，并支持更多最新 SystemVerilog 特性。

Verilator 采用编译型仿真方案，将设计转换为 C++ 模型执行，适合大规模设计与回归测试场景，是开源 FPGA 开发流程中的重要组成。

更新到 5.0 前请核对项目中的 SystemVerilog 语法与第三方库兼容性。相关工程示例可在本站开源项目模块查看。

Verilator 把 Verilog/SystemVerilog 设计编译为 C++ 模型后再执行，仿真速度远高于传统解释型仿真器。它擅长大规模设计的回归测试，但部分动态仿真特性需要结合其他工具使用。