Zynq UltraScale+ MPSOC 开发实战：PCIe 高速传输方案

图：MPSoC PS 与 PL 协同的 PCIe 高速传输

Zynq UltraScale+ MPSoC 集成 PS（处理器系统）与 PL（可编程逻辑），PCIe 高速接口是连接主机与 FPGA 加速逻辑的常用通道。

开发要点包括：在 PL 侧例化 PCIe 硬核 IP 并完成链路训练与 BAR 配置；在 PS 侧基于 Linux 配置 RC/EP 模式与 DMA 驱动；通过中断与描述符环实现批量数据传输。

带宽评估与调试建议先以链路速率与位宽计算理论带宽，再用实测工具验证吞吐，关注 MSI/MSI-X 中断与缓存一致性带来的差异。相关开发板与视频教程可在本站开发板与视频模块查看。

典型数据通路为：PL 侧 PCIe 硬核 IP 与 DMA 搬运描述符环中的数据，PS 侧 Linux 程序负责配置与中断处理。先按链路速率与位宽估算理论带宽，再实测吞吐，是排查传输瓶颈的标准路径。