AXI 互联 / Stream已闭环原帖 4 个回答 · 211 次浏览|器件：Vivado 2024.2（错误码：[Synth 8-690]）
一句话结论：改用Verilog后该位宽不匹配问题在2024.2中解决
综合Block Design时AXI ID/USER信号出现位宽不匹配错误
帖中未明确；用户改用Verilog替代混合语言后问题解决
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00001IhfWXKAZ/questionsany-ideas-on-what-could-cause-this-widt
这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：
相关标签：Vivado · AXI4 · Block Design · width mismatch
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