ZCU208差分时钟驱动PLL/MMCM触发PLHDIO-4 DRC错误
DRC 与约束 社区未闭环 ZCU208 RFSoC (EK-U1-ZCU208-V1-G)
一句话结论：需将时钟引脚约束到含PLL/MMCM资源的bank以消除该DRC。
差分时钟端口被锁定到HIGH_DENSITY IO bank，但驱动了无法放置在该bank的PLL/MMCM/BUFGCTRL/BUFGCE_DIV，无法生成比特流
The following IO terminals are locked to HIGH_DENSITY IO banks, but they drive a PLL/MMCM/BUFGCTRL/BUFGCE_DIV instance which cannot be placed in HIGH_DENSITY banks due to absence of such sites.
帖中未明确（回答称HD bank中不存在所添加的PLL/MMCM等资源，工具无法布线）
需将时钟引脚约束到含PLL/MMCM资源的bank以消除该DRC。
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008XVhZASA1/when-we-access-the-differentia…