ERROR: [DRC RTRES-1]

DRC RTRES-1：时钟网络被设为 BACKBONE 但未使用骨干资源

DRC 与约束 已闭环 Vivado 2022.2.2

现象

生成比特流时报 DRC RTRES-1，问题网络为 design_1_i/clk_wiz_0/inst/clk_out1

报错原文

ERROR: [DRC RTRES-1] Backbone resources: 1 net(s) have CLOCK_DEDICATED_ROUTE set to BACKBONE but do not use backbone resources. The problem net(s) are design_1_i/clk_wiz_0/inst/clk_out1.

根因

帖中未明确；发帖人后称新版 Vivado 要求 MIG 向 clock wizard 提供时钟而非相反，旧版不报错

可尝试的处理步骤

• 在 arty.xdc 中加入 set_property CLOCK_DEDICATED_ROUTE TRUE [get_nets design_1_i/clk_wiz_0/inst/clk_out1] 后错误消失
• 改为由 MIG 的 ui_clk 接 clock wizard 的 clk_in1，并将 ui_addn_clk_0 接 MIG 的 clk_ref_i，可无错生成比特流

结论

加 CLOCK_DEDICATED_ROUTE TRUE 约束或改时钟连接方向可消除该 DRC

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