Aurora IP 重新编译后比特流生成报 DRC UCIO-1 错误
DRC 与约束 社区未闭环 Vivado，Aurora IP，4 Lanes，起始 GT Lane X0Y8，GT refclk 为 Quad X0Y2 的 MGTREFCLK0
一句话结论：Aurora IP 每次重新编译时出现 DRC UCIO-1，显式引脚约束未被工具采纳，问题未解决
生成比特流时报 DRC UCIO-1，placed IO 报告中 Lane 布局不正确
帖中未明确；回答推测 rxn、rxp、txp、txn 引脚未指定位置约束，但显式添加约束后工具仍忽略并继续报错
Aurora IP 每次重新编译时出现 DRC UCIO-1，显式引脚约束未被工具采纳，问题未解决
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHqxUSAS/bitstream-generation-fails-wit…