修改Block Memory Generator后综合报端口位宽不匹配
综合 Synth 社区未闭环 Vivado 2019.1 / KC705
一句话结论：生成的wrapper与IP实体位宽不一致导致综合失败，根因未确认
将BRAM从64Kx32改为128Kx32并重新生成输出产品与HDL Wrapper后，综合报端口位宽不匹配
[Synth 8-549] port width mismatch for port 's_axi_awaddr': port width = 18, actual width = 19
帖中未明确；回答推测设计文件链中design_1.vhd与IP实体位宽不同步（18与19不一致）
生成的wrapper与IP实体位宽不一致导致综合失败，根因未确认
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006RuQ4FSAV/why-do-synthesys-gives-errors-…