实现阶段 DRC 23-20 报错：clk 端口同时驱动逻辑与 IO 缓冲
综合 Synth 社区未闭环 Vivado 2014.4
一句话结论：clk 端口拓扑非法，需正确处理 IO 缓冲与时钟缓冲
综合时关闭 I/O buffer，实现阶段 opt_design 报 DRC 23-20 拓扑非法错误
[Drc 23-20] Rule violation (RPBF-2) IO port drives logic - Device port clk drives both logic and an IO buffer which is an invalid topology.
综合时关闭了 I/O buffer，未插入 IO 缓冲；开启后又出现端口非法连接错误
clk 端口拓扑非法，需正确处理 IO 缓冲与时钟缓冲
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpsS9SAI/implementation-opt-design-erro…