Vivado 2018.3 出现 timing 38-282 严重警告如何解决？
综合 Synth 已闭环 Vivado 2018.3
一句话结论：需在过长时序路径中插入寄存器以解决时序违例
综合与实现均出现 Critical Warning，但可成功生成 bitstream，时序不满足
逻辑路径过长（寄存器间超过20级逻辑），200MHz 时钟下无法保证时序
需在过长时序路径中插入寄存器以解决时序违例
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006OjX9VSAV/although-there-is-a-critical-w…