VHDL 实例化 SV 组件时数组端口类型不匹配
综合 Synth 社区未闭环 Vivado 2018.3
一句话结论：Vivado 2018.3 不支持此类数组端口综合，帖中建议改用 SYNPLIFY PRO
VHDL 中实例化 SV 组件，数组型 STD_LOGIC 端口报类型不匹配
[Synth 8-658 type mismatch for port 'S_AWVALID']
帖中回答称 Vivado 2018.3 无法综合端口为 STD_LOGIC 数组或 STD_LOGIC_VECTOR 数组的 SV/VHDL 文件
Vivado 2018.3 不支持此类数组端口综合，帖中建议改用 SYNPLIFY PRO
本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E000073zo4vSAA/i-have-a-project-that-has-a-sy…