ERROR: [Vivado 12-180]

差分时钟输入时钟缓冲器时出现Place 30-675错误

其它 Vivado 报错社区未闭环 Kria SOM

一句话结论：该端口非全局时钟能力引脚，可用CLOCK_DEDICATED_ROUTE FALSE覆盖并确认时序收敛

现象

差分时钟输入到BUFG时报全局时钟能力IO与BUFG布局次优错误

[Place 30-675] Sub-optimal placement for a global clock-capable IO pin and BUFG pair.

帖中未明确；回答指出报错端口并非全局时钟能力端口(IO_L5N_HDGC_44)，实际为IO_L1P_T0L_N0_DBC_64

使用CLOCK_DEDICATED_ROUTE约束将错误降为WARNING：set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets design_1_i/util_ds_buf_2/U0/USE_IBUFDS.GEN_IBUFDS[0].IBUFDS_I/O]
用mark_object标记目标单元并在打开implemented design后在device view中观察
用get_package_pins -filter {PIN_FUNC =~ *GC*}列出所有全局CC端口

该端口非全局时钟能力引脚，可用CLOCK_DEDICATED_ROUTE FALSE覆盖并确认时序收敛

本文据 AMD 客户社区（原 Xilinx 论坛）真实报错帖整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E000073IMx1SAG/im-getting-a-place-30675-error…